Weekend VLSI

 Falling Edge Detector : `timescale 1ns / 1ps ////////////////////////////////////////////////////////////////////////////////// // Company: Weekendvlsi.blogspot.com // Engineer: Weekendvlsi // Create Date:  // Design Name: Falling Edge Detector  // Module Name: neg_detect  ////////////////////////////////////////////////////////////////////////////////// module neg_detect (output neg_det, input clk,rst,d);   reg  q,y;    always @(posedge clk  ) begin      if(rst)         q<=0;     else begin         q<=d;     end    end   not v1 (y,d);     and v2 (neg_det,y,q);   endmodule  Result: